TSMC: ການຜະລິດການທົດລອງຄວາມສ່ຽງຕໍ່ຂະບວນການ 2nm ໃນປີຫນ້າ

ໃນບົດລາຍງານປະຈໍາປີທີ່ປ່ອຍອອກມາໃຫມ່ຂອງພວກເຂົາ, ປະທານ TSMC Deyin Liu ແລະ CEO Chieh-Jia Wei ໄດ້ເປີດເຜີຍຄວາມກ້າວຫນ້າທີ່ກ່ຽວຂ້ອງກັບຂະບວນການ 2nm.
ອີງຕາມຈົດຫມາຍເຖິງຜູ້ຖືຫຸ້ນ, ພວກເຂົາເຈົ້າໄດ້ເພີ່ມຄວາມພະຍາຍາມ R & D ຂອງເຂົາເຈົ້າໃນປີທີ່ຜ່ານມາ, ເຮັດວຽກກ່ຽວກັບເຕັກໂນໂລຢີ, ໂດຍສະເພາະແມ່ນຂະບວນການ 2nm, ການໃຊ້ຈ່າຍ $ 5.47 ຕື້ໃນ R & D ເພື່ອຂະຫຍາຍການນໍາພາເຕັກໂນໂລຢີແລະຄວາມແຕກຕ່າງຂອງພວກເຂົາ.
ສໍາລັບຂະບວນການ 2nm, TSMC ຈະນໍາໃຊ້ໂຄງສ້າງ nanosheet transistor ທີ່ມີການປັບປຸງປະສິດທິພາບແລະພະລັງງານ. ເມື່ອປຽບທຽບກັບຂະບວນການ N3E, ຂະບວນການ 2nm ຈະເພີ່ມຄວາມໄວ 10%-15% ໃນປະລິມານການບໍລິໂພກພະລັງງານດຽວກັນຫຼືຫຼຸດຜ່ອນການໃຊ້ພະລັງງານ 25%-30% ໃນຄວາມໄວດຽວກັນເພື່ອຕອບສະຫນອງຄວາມຕ້ອງການທີ່ເພີ່ມຂຶ້ນຂອງຄອມພິວເຕີ້ທີ່ມີປະສິດທິພາບດ້ານພະລັງງານ.
ໃນປັດຈຸບັນ, ການພັດທະນາຂະບວນການ 2nm ແມ່ນມີຄວາມຄືບຫນ້າຕາມແຜນການ, ການຜະລິດທົດລອງທີ່ມີຄວາມສ່ຽງໃນປີ 2024 ແລະການຜະລິດຈໍານວນຫລາຍໃນປີ 2025.